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オンデマンド出版(POD)
フラッシュメモリ技術ハンドブック

コードNO0174P
発 刊1993年8月
監 修
舛岡 富士雄
(株)東芝 ULSI研究所第3研究所 所長
価 格 POD(オンデマンド)価格 本体34,300円+税
体 裁 A4判並製 248頁
試 読不可
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キャンセル・返品不可
次世代メモリの主流を狙うフラッシュメモリ技術の課題と特徴をまとめた画期的ハンドブック!

■ 本書の構成

第1章 フラッシュメモリの誕生
第2章 3層多結晶シリコンを使用したフラッシュメモリ
第3章 2層多結晶シリコン使用したフラッシュメモリ技術
第4章 NAND型フラッシュメモリ
第5章 フラッシュメモリの信頼性技術
第6章 フラッシュメモリの応用技術
【発刊にあたって】

トランジスタが米国のベル研究所で発明されて50年近くになる。 通常の技術は、その産業が起こってから30年でその成長が止まる。 いわゆる30年説からみると半導体産業が50年間連続して成長を維持している事は異常な部類に属すると言われている。 筆者は、半導体産業のこれまでの発展は、1つの半導体技術というより、別のジャンルの半導体技術によると考えている。 従来の30年説が否定されている訳ではないのである。 半導体産業の発展は、従来2つの別の技術によって支えられてきた。 その第1回目はトランジスタを牽引車と捉え、第2回目はDRAMを牽引車としてきた。

はじめはトランジスタが単体として真空管を置き換え、ラジオおよびテレビに革命をおこし第1回目の発展期を迎えた。 1970年には米国のインテル社の開発した半導体メモリであるDRAMならびに1個の爪の先に乗るようなシリコンチップに乗るコンピュータの開発により、半導体産業は第2回目の発展期を迎えることになった。 工業の発展の30年飽和説をとると、現在のDRAM牽引車型の半導体産業の発展は、2000年初頭には、成長が止まることになる。

筆者は、半導体産業は第3回目の発展期を迎えると信じている。その牽引車がフラッシュメモリである。 フラッシュメモリは、磁気メモリを置き換えることにより大きなマーケットになることは確実と信じている。 第3回目の半導体産業の発展を担うデバイスが初めて日本から生まれることになるのである。

この次世代の半導体産業を背負って立つフラッシュメモリについて、その発展の歴史および今後の発展についてその分野の専門家によってこの時期執筆され出版されることは、正に当を得ており、非常に喜ばしいことである。

1993年8月 監修 舛岡 富士雄

■ 内容目次

序論<舛岡富士雄>
第1章 フラッシュメモリの誕生
<舛岡 富士雄>
  1. 電気的書換え可能な不揮発性メモリ
  2. フラッシュメモリ

第2章 3層多結晶シリコンを使用したフラッシュメモリ

第1節 3層多結晶シリコンを使用したフラッシュメモリの設計技術<浅野 正通>
  1. 3層多結晶シリコンを使用したフラッシュメモリセルの構造と動作原理
    1.1 メモリセル構造
    1.2 動作原理
    1.3 3層多結晶シリコン型メモリセルの特徴
  2. 3層多結晶シリコンを使用したフラッシュメモリの製品概要
  3. 書込み回路技術
    3.1 書込み系回路
    3.2 書込み時のメモリセルの動作点の設定
    3.3 書込み時の電圧ストレス
  4. 消去回路技術
    4.1 ブロック消去方式
    4.2 ブロック消去用昇圧回路
  5. 高速読出し回路技術
  6. チップレイアウト設計技術
第2節 3層多結晶シリコンを使用したフラッシュメモリのデバイスプロセス技術<戸澤 周純>
  1. メモリセル技術
    1.1 メモリセル動作原理とセル構造
    1.2 書込み原理
    1.3 消去原理
  2. メモリセル信頼性技術
    2.1 Endurance
    2.2 酸化膜信頼性技術

第3章 2層多結晶シリコン使用したフラッシュメモリ技術

第1節 2層多結晶シリコンを使用したフラッシュメモリ設計技術<田中 寿実夫>
  1. スタック型
    1.1 ソース電流と信頼性
    1.2 過消去対策
  2. スタック型メモリの基本設計
    2.1 インテル社256K,1Mビットフラッシュメモリ
    2.2 ベリファイ回路
    2.3 消去切換え回路
    2.4 プログラム負荷線
    2.5 信頼性
  3. 自動プログラミング/消去
  4. システム上の過消去対策
    4.1 過消去防止のためのメモリアレイ分割
    4.2 自己収束型消去法
  5. 書換え高速化技術
    5.1 多バイト同時プログラム技術
    5.2 フラッシュプログラミング
  6. 内部ベリファイ/プログラム電圧
  7. 冗長回路
  8. センスアンプ
第2節 2層多結晶シリコンを使用したフラッシュメモリブロック消去設計技術<岡澤 武>
  1. フラッシュメモリにおけるブロック消去
    1.1 大容量化に伴う使用上の効率化
    1.2 チップでの消去不良の低減
  2. 消去法の違いによるブロック消去技術
    2.1 フラッシュメモリのセル消去法
    2.2 ブロック消去におけるセルレイアウト技術
    2.3 実際のセルアレイレイアウト例
  3. ブロック消去回路技術
    3.1 ソース・スイッチ回路
    3.2 負電圧回路技術
    3.3 ワードデコーダ回路
  4. まとめと今後の課題
第3節 2層多結晶シリコンを使用したフラッシュメモリの5V単一電源設計技術<田中 寿実夫>
  1. 5V単一電源化の試み
    1.1 負電圧発生回路
    1.2 プログラム電圧
    1.3 読出し電源電圧の低電圧化
  2. ブロック消去の実現
    2.1 2電源の場合
    2.2 負ゲート消去の場合
    2.3 消去ゲートを使用したソースデコード方式
    2.4 フラッシュファイルシステム
第4節 2層多結晶シリコンを使用したフラッシュメモリのデバイスプロセス技術<和田 正志>
  1. フラッシュメモリの動作原理
    1.1 セル構造
    1.2 書込み
    1.3 消去
    1.4 オーバイレーズ
    1.5 「消去しきい値」分布の制御と自己収束法
    1.6 読出し
  2. 2層ポリフラッシュメモリの信頼性
    2.1 ゲートディスターブ
    2.2 ドレインティスターブ
    2.3 Endurance
    2.4 電荷保持
    2.5 ホールトラップの影響
    2.6 Oxynitride
    2.7 トンネル膜の特性評価
  3. 大容量化への展望と課題
    3.1 大容量化のトレンド
    3.2 書込み方式
    3.3 消去方式
    3.4 読出し方式
    3.5 微細化の制限要因
    3.6 トンネル膜の薄膜化
    3.7 ONO膜の薄膜化
    3.8 電源・その他
  4. フラッシュメモリの利点と欠点
    4.1 利点
    4.2 欠点
  5. フラッシュメモリの種類
    5.1 Seeq型
    5.2 WSI型
    5.3 SISOS型
    5.4 T.I型
    5.5 FACE型
    5.6 PB-FACE型
第5節 2層多結晶シリコンを使用したフラッシュメモリの5V単一電源化デバイスプロセス技術<吉川 邦良>
  1. 単一5V電源化を実現する場合の課題
  2. 書込み電圧の単一5V化
    2.1 セルの微細化
    2.2 新しい注入方法,セル構造
    2.3 チャージポンプ昇圧方式
  3. 消去電圧の単一5V化
    3.1 ゲート負バイアス方式
    3.2 昇圧方式
  4. 単一5V化がセル性能と信頼性へ与える影響
    4.1 書込み
    4.2 消去
    4.3 信頼性
  5. トンネル書込み、トンネル消去型セル
  6. まとめにかえて―3.3V単一電源化と将来

第4章 NAND型フラッシュメモリ

第1節 NAND型フラッシュメモリの設計技術<百冨 正樹>
  1. 4MビットNAND型EEPROMの設計技術
    1.1 メモリセルの動作
    1.2 基本特性および動作タイミング
    1.3 コア部ロウ系回路
    1.4 コア部カラム系回路
    1.5 昇圧回路
    1.6 リダンダンシ(冗長)回路
    1.7 コマンド回路
    1.8 消去電圧放電回路
    1.9 高電圧切換え回路
    1.10 テストモード
  2. 4MビットNAND型EEPROMテストチップの設計技術
    2.1 メモリセルの動作
    2.2 コア部ロウ系回路
    2.3 カラム系回路
第2節 NAND型フラッシュメモリのデバイスプロセス技術<白田 理一郎>
  1. セル構造
    1.1 基本回路と基本プロセス
    1.2 セル面積
  2. 読出し動作
  3. 消去方式
  4. 書込み方式
    4.1 書込み時のバイアス関係
    4.2 書込み時のdisturb
    4.3 “0”データ書込みセルのシミュレーション
  5. NAND型フラッシュの微細化
    5.1 ワード線間隔の微細化
    5.2 ビット線間ピッチの微細化
    5.3 セルのスケーリング
第3節 NAND型フラッシュメモリの3V単一電源設計技術<田中 智晴>
  1. NAND型フラッシュメモリの基本回路構成
    1.1 消去
    1.2 書込み
    1.3 読出し
  2. メモリセルの書込み特性
  3. ぺージごと書込みベリファイ方式
  4. ビットごとベリファイ方式
  5. ビットごとベリファイ回路
第4節 NAND型フラッシュメモリの3V単一電源デバイスプロセス技術<白田 理一郎>
  1. 3V単一電源化と書込み・消去方式
  2. セルしきい値のバラツキ要因解析
  3. セルしきい値幅を縮める書込み方式
    3.1 チップごとverify
    3.2 ビットごとverify

第5章 フラッシュメモリの信頼性技術

第1節 フラッシュメモリの書換え回数<白田 理一郎>
  1. 絶縁膜の書込み・消去による劣化
    1.1 はじめに
    1.2 Si基板上のトンネル酸化膜の信頼性
    1.3 ポリシリコン酸化膜の信頼性
    1.4 MNOS膜の信頼性
  2. 書換え回数とメモリセルの信頼性
第2節 不揮発性メモリセルにおけるバンド間トンネル現象の解析<遠藤 哲郎>
  1. サブブレイクダウン現象の不揮発性メモリセルへの影響
  2. バンド間トンネル現象の従来モデルの問題
  3. バンド間トンネル現象の改良モデル
  4. バンド間トンネル現象を抑制するデバイス設計指針
第3節 Flash型EEPROMのデータ書換え回数の限界<遠藤 哲郎>
  1. データ消去動作時の劣化現象
    1.1 消去動作時のトンネル酸化膜の劣化モデル
    1.2 消去動作時のゲート電流の解析
  2. メモリセルのデータ書換え特性
    2.1 データ書換え特性向上の指針
    2.2 トンネル酸化膜劣化のチャネル長依存性
    2.3 データ書換え特性の限界
第4節 フラッシュメモリの一方向トンネルと両方向トンネル電流の信頼性に及ぼす影響<有留 誠一>
  1. 書込み消去方式
  2. FNトンネル電流により発生する低電界リーク電流
  3. 書込み消去を繰り返した後の電界加速データ保持
  4. データ保持
  5. TDDB
第6章 フラッシュメモリの応用技術
<舛岡 富士雄/作井 康司>
  1. フラッシュEEPROMの市場を開かせた3層多結晶シリコンを使用したフラッシュメモリ
  2. フラッシュEEPROMのマーケットの予測
  3. NAND型EEPROMの応用技術
結語<舛岡 富士雄>

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■ 執筆者一覧(執筆順・敬称略、肩書等は発刊時のものです)
■ 監修
舛岡 富士雄
(株)東芝 ULSI研究所第3研究所 所長
 
■ 執筆者
舛岡 富士雄
(株)東芝 ULSI研究所第3研究所 所長
浅野 正通
(株)東芝 メモリ事業部メモリ技術第1部 メモリ設計第2担当課長
戸澤 周純
(株)東芝 メモリ事業部メモリ技術第1部 メモリ製品技術第2担当課長
田中 寿実夫
(株)東芝 半導体技術研究所メモリ技術開発部 部長附
岡澤 武
日本電気(株)ULSIデバイス開発研究所メモリ開発部 技術課長
和田 正志
(株)東芝 半導体技術研究所第1LSI技術開発部 第3LSI担当課長
吉川 邦良
(株)東芝 半導体技術研究所メモリ技術開発部 LSI第3担当主査
百冨 正樹
(株)東芝 ULSI研究所第3研究所 研究主務
白田 理一郎
(株)東芝 ULSI研究所第3研究所 主任研究員
田中 智晴
(株)東芝 ULSI研究所第3研究所
遠藤 哲郎
(株)東芝 ULSI研究所 第3研究所
有留 誠一
(株)東芝 ULSI研究所 第3研究所 研究主務
作井 康司
(株)東芝 ULSI研究所 第3研究所 研究主務

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