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オンデマンド出版(POD)
●ULSI DRAM技術

コードNO0160P
発　刊1992年9月
監修者
中野　隆生　三菱電機（株）熊本製作所 所長
赤坂　洋一　アプライドマテリアルズジャパン（株）副社長／前 三菱電機（株）LSI研究所LSIプロセス開発第1部 部長
価　格 POD（オンデマンド）価格 本体24,500円＋税
体　裁A4判並製　272頁
試　読 不可
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キャンセル・返品不可 半導体メモリ技術のブレイクスルーを見据え、実用設計技術からデバイス・プロセス／装置・アセンブリ技術まで、統合的かつ現場的視点で説き明かしたわが国初の成書
デバイス・装置・材料メーカ、専門商社のエンジニアおよび管理者、大学・試験研究機関の方々に最適な実践的指導書

■ 主要構成

第１章　ULSI DRAM技術の革新
第２章　MOSダイナミックRAM実用設計の基本と高性能化
第３章　MOSダイナミックRAMデバイス技術（1）微細化セルの高信頼化手法
第４章　MOSダイナミックRAMデバイス（2）微細化プロセス・装置技術
第５章　MOSダイナミックRAMの信頼性とテスト評価・解析技術
第６章　ULSI DRAMアセンブリ技術
第７章　4M／16M／64Mのセル構造
第８章　ULSl DRAM技術の将来
【発刊にあたって】

　超LSI技術は、近年サブミクロン領域に入り、16MDRAMのサンプルが出荷され、少量生産が始まり256M、1Gを目指した開発が行われるようになった。 LSIは一定のスケーリング則にのっとって世代（約3年）ごとに×0.6～0.7倍の割合で微細化を継続している。この微細化技術のリーディングデバイスは言うまでもなくDRAMである。 今後10年間、この状況は変わらないであろう。
　DRAMは1Mレベルの集積度まで比較的単純なスケーリング則により、大規模集積化を遂げてきたが、4Mレベルから技術的に大きな革新を要求されるようになってきた。 メモリセルに蓄積される信号電荷量がパッケージ等、自然界に存在する放射線によるソフトエラーの影響のためスケーリング則に従わなくなり、素子が微細化するにも拘わらず、信号電荷（蓄積電荷）量を一定に維持する必要が生じた。 このため従来のプレーナ型キャパシタセルに代わって、トレンチ型やスタック型と呼ばれる新しい3次元構造のセルが必須になった。 今後のDRAM技術では設計技術、プロセス技術の進展に加えて、どのような構造のセルを構築するかが極めて重要なキーテクノロジーとなってきた。 セル構造の選択に基づき必要とされるプロセス技術が決まり、チップ設計、回路設計に影響を与える。 また逆の方向でセル構造の選択への限定も、設計、プロセス技術力に依存するとも言える。 このように4M以降のDRAM技術ではセル構造、プロセス（材料）技術、設計技術が一体のものとして開発されねばならなくなっている。
　以上のような状況を踏まえ、本書は、キャパシタ、トランジスタ、素子分離を含むDRAMセル構造（DRAM Cell Structure）と、プロセス／材料技術、設計技術について基本的な原理、概念の上に立ってup-to dateなデータと今後のDRAM技術の方向について、 現実にDRAM技術を長年に亘って開発してきた技術陣が執筆、監修する形でまとめたものである。 本書は実際に半導体デバイス開発に携わる技術者や管理者、装置や材料メーカーの技術者や管理者、関連商社やマスコミの方々、さらに半導体関連の技術を研究されている大学や国公立の研究所の方々や、またそれらの機関に在籍して、今後半導体ビジネスを目指す大学生などを読者と想定して書かれている。
　既にお気づきの読者もおられると思うが、DRAM製品が半導体のビジネスの中核の商品であり、過去から未来へ長年にわたりビックビジネスでありながら、DRAM技術を真正面から取り上げた本はほとんどないのが現状である。 あまりにも速い技術的進歩のため断面（片）的に技術を捉えてしまったり、原理、原則のみの記述に終わって実用上の意味がなくなったり恐れがあるためだと思われる。 その意味で現場からの技術を、基本原理から書き起こした本書はこれらの欠点を克服した書として読者の要望に答え、また御批判に耐えうるものと自負している。
中野　隆生／赤坂　洋一

■ 内容目次

発刊にあたって＜中野　隆生／赤坂　洋一＞

第１章　ULSI DRAM技術の革新

第１節　DRAMの概要＜吉原　務＞
  1. メモリの種類
    1.1　DRAM
    1.2　SRAM
    1.3　マスクROM
    1.4　EPROM
    1.5　EEPROM
    1.6　ヒューズROM
  2. DRAMの市場
    2.1　需要とその応用分野
    2.2　標準化
第２節　DRAM開発の経緯と技術課題＜吉原　務／赤坂　洋一＞
  1. 回路技術
    1.1　発展経緯
    1.2　技術課題
  2. デバイス技術
    2.1　メモリセル構造
    2.2　トランジスタ技術
    2.3　ウェル／基板技術
    2.4　素子分離
    2.5　コンタクト配線技術
  3. プロセス技術
    3.1　リソグラフィ技術
    3.2　エッチング技術
    3.3　その他の技術課題

第２章　MOSダイナミックRAM実用設計の基本と高性能化

第１節　DRAMの動作原理＜山田　通裕＞
  1. DRAMの全体構成
  2. メモリセル
    2.1　メモリセルの基本構造
    2.2　メモリセルの基本動作
    2.3　メモリセルからの読出し電圧
  3. センスアンプ
    3.1　センスアンプに要求される性能
    3.2　センスアンプの基本回路
    3.3　センスアンプの動作
    3.4　“ため池”モデルによるセンスアンプの動作
    3.5　センスアンプの感度解析
  4. メモリアレイとその周辺回路
  5. 書込み動作（ライト動作）
  6. 読出し動作（リード動作）
  7. リフレッシュ動作
第２節　DRAMの基本回路＜山田　通裕／藤島　一康＞
  1. DRAMのアーキテクチァ
    1.1　全体レイアウト
    1.2　アドレス入力の多重化
    1.3　メモリユニット
    1.4　分割動作
  2. クロック入力バッファ
  3. アドレスバッファ（行及び列）
  4. プリデコーダ／デコーダ（行及び列）
    4.1　行アドレス・プリデコーダ
    4.2　行デコーダ
    4.3　列デコーダ
  5. 出カプリアンプ
  6. 出力メインアンプ
  7. データ入力バッファ
  8. ワード線昇圧回路
  9. 基板バイアス回路
  10. 入力保護回路
  11. 冗長回路
  12. オンチップECC
第３節　DRAMの主要電気特性と付加機能＜山田　通裕／藤島　一康＞
  1. 基本タイミング
    1.1　RAS、CASのタイミング
    1.2　アドレス信号のタイミング
    1.3　リード（読出し）サイクルのタイミング
    1.4　アーリ・ライトサイクルのタイミング
    1.5　リード・モディファイ・ライトサイクルのタイミング
  2. 高速コラムアクセス機能
    2.1　高速ぺージモード
    2.2　ニブルモード
    2.3　スタティック・コラムモード
    2.4　シリアルモード
    2.5　パイプライン・高速ぺージモード
  3. ライト・パー・ビット
  4. テストモード
    4.1　マルチビットテストモード
    4.2　ラインモードテスト
  5. リフレッシュモード
    5.1　リフレッシュの規格
    5.2　自動リフレッシュ（Automatic Refresh）
    5.3　ヒドン・リフレッシュ（Hidden Refresh）
    5.4　セルフ・リフレッシュ（Self Refresh）
第４節　DRAMの高性能化＜藤島　一康＞
  1. 高S／N化設計
    1.1　オープンビット線構造
    1.2　折返しビット線構造
    1.3　ツイステッドビット線構造
    1.4　分割ビット線構造
  2. 低消費電力化設計
    2.1　センスアンプ分割動作
    2.2　（1／2）Vccビット線プリチャージ
    2.3　ボルテージ・ダウン・コンバータ
  3. アクセス時間の高速化
    3.1　アクセスパスの分析
    3.2　行系のアクセスタイム
    3.3　列系のアクセスタイム
    3.4　I／O分離構成（ダイレクト・センシング）

第３章　MOSダイナミックRAMデバイス技術（1）微細化セルの高信頼化手法

第１節　メモリセルの基本動作と構造＜塚本　克博＞
  1. メモリ・セルの構造
  2. Qs（Cs）の下限は何によって決まるか?
    2.1　読出し電圧とS／N比
    2.2　ソフトエラー
    2.3　リフレッシュ特性
第２節　MOSDRAMの構成要素デバイスと高信頼化技術

（１） トランジスタ技術＜塚本　克博＞
  1. 微細化MOSトランジスタの問題点とアプローチ
  2. Gate Overlap LDDトランジスタ
  3. Salicideトランジスタ
  4. Dual Gate CMOS
  5. 0.1μmトランジスタ
（２） メモリキャパシタ＜松川　隆行＞
  1. SiO2膜の信頼性物理
  2. ON複合膜
  3. 高誘電率絶縁体膜
（３） 素子分離技術＜松川　隆行＞
  1. LOCOS法
  2. 改良LOCOS
  3. トレンチ分離
    3.1　トランジスタ特性への影響
    3.2　結晶欠陥の制御
（４） ソフトエラー＜松川　隆行＞
  1. ソフトエラーのメカニズム
  2. ソフトエラー対策
    2.1　α線の放出を少なくする
    2.2　α線のチップヘの入射をブロックする
    2.3　発生したα線誘起キャリアの補集効率を下げる
    2.4　臨界電荷量（Qcrit）の増加
（５） ラッチアップ＜塚本　克博＞


第４章　MOSダイナミックRANデバイス（2）微細化プロセス・装置技術

第１節　MOSDRAMの代表的なプロセスフロー＜松川　隆行＞
  1. MOS DRAMの必須構成要素
  2. CMOS DRAMプロセスフロー
    2.1　ウェル形成
    2.2　分離
    2.3　Hi-C工程
    2.4　第1ゲート（MOSキャパシタ工程）
    2.5　チャネルドープ
    2.6　トランジスタ形成
    2.7　コンタクト工程
    2.8　メタライゼーション
  3. スタック型DRAMフロー
第２節　プロセス技術の動向

（１） リソグラフィ技術＜松川　隆行＞
  1. DRAMの微細加工トレンド
  2. ステッパ解像力と焦点深度
  3. レジストプロセス
    3.1　表面反応主導型
    3.2　表面コントラスト増強型 3.3　表面難溶層形成
    3.4　感光剤の内部濃度分布均一化
    3.5　多層レジスト型
  4. 位相シフト法
  5. エキシマレーザリソグラフィ
  6. 光露光以後のリソグラフィ
    6.1　X線露光
    6.2　電子線直接露光
（２） エッチング技術＜塚本　克博＞
  1. ダウンフローエッチング
  2. 反応性イオンエッチング（RIE）
  3. ECRプラズマエッチング
  4. 低温エッチング
  5. クリーンエッチング
（３） キャパシタ誘電体膜形成技術＜松川　隆行＞
  1. ON膜の形成法
  2. Ta2－O5膜の形成
  3. 強誘電体膜の形成
    3.1　ゾル－ゲル法
    3.2　スパッタ法
    3.3　CVD法
（４） 不純物導入技術＜塚本　克博＞
  1. 浅い接合形成
  2. 斜め回転イオン注入
  3. チャージアップ
  4. 高エネルギーイオン注入
（５） メタライゼーション＜塚本　克博＞
  1. バリアメタル
  2. コンタクト・プラグとタングステン配線
  3. アルミ配線の高信頼化―合金配線と積層配線
  4. アルミの高温スパッタ法

第５章　MOSダイナミックRAMの信頼性とテスト評価・解析技術

第１節　信頼性技術＜小山　浩／三橋　順一＞

（１） 信頼性評押の基礎
  1. 半導体信頼性工学の基礎
  2. 統計処理の基礎
  3. 種々の故障分布
  4. 信頼性加速評価法
（２） 薄膜・界面の信頼性評価手法
  1. ホットキャリア効果
    1.1　低温エージング
    1.2　ダイナミック・ストレス試験
    1.3　基板電流による評価
    1.4　発光観察による評価
  2. 誘電体薄膜の評価
    2.1　バーンイン試験
    2.2　TDDB試験
（３） 配線の信頼性評価手法
  1. エレクトロマイグレーション
    1.1　高温通電（DC）試験
    1.2　ACストレス印加試験
（４） ソフトエラー評価手法

第２節　評価・解析技術＜多田　哲生＞

（１） 評価・解析の目的
  1. 評価・解析フロー
    1.1　プリレーザ・リペアウェハテスト
    1.2　レーザ・リペア
    1.3　ウェハテスト
    1.4　アセンブリ
    1.5　プリバーン・インテスト
    1.6　バーン・イン
    1.7　ファイナルテスト
    1.8　信頼性確認テスト
  2. 評価の内容
    2.1　DC（直流）特性
    2.2　AC（交流）特性
    2.3　機能（ファンクション）評価
  3. テストパターン
    3.1　N系パターン
    3.2　N2系パターン
    3.3　N1.5系パターン
（２） 評価装置と評価例
  1. レーザトリマ装置による評価
  2. メモリテスタによる評価
    2.1　メモリテスタ
    2.2　評価項目
    2.3　評価例
  3. バーン・イン装置による評価
（３） 解析装置と解析例
  1. 電子ビームテスタによる解析
  2. FIBによる解析

第６章　ULSI DRAMアセンブリ技術
＜中川　治＞
  1. パッケージ開発動向
  2. パッケージ形状、基本特性
  3. アセンブリ基本製造技術
    3.1　ダイボンディング
    3.2　ワイヤボンディング
    3.3　モールド
    3.4　外装処理
    3.5　リード加工
  4. 高信頼性を達成するためのアセンブリ基礎技術
    4.1　重要な信頼性項目
    4.2　IC樹脂封止材料の配合組成
    4.3　耐湿性
    4.4　応力物性と耐熱ストレス性
    4.5　応力物性と耐湿性
    4.6　樹脂封止材料の今後の課題

第７章　4M／16M／64Mのセル構造
＜赤坂　洋一＞
  1. DRAMセル構造の変遷
  2. 4M DRAMセル構造
  3. 16M DRAMセル構造
  4. 64M DRAMセル構造
    4.1　64M用スタック構造
    4.2　64M用トレンチ構造

第８章　ULSI DRAM技術の将来
＜赤坂　洋一／吉原　務／藤島　一康／山田　通裕＞
（１） DRAMの多様化
  1. 画像メモリ
    1.1　VRAM（VideoRAM）
    1.2　フィールドメモリ
  2. PSRAM（擬似SRAM）
  3. CDRAM（キャッシュDRAM）
（２） 今後の展望
  1. 集積度限界－DRAMはどこまで集積できるか
    1.1　回路設計の観点からみた集積度限界
    1.2　デバイス／プロセス技術の観点からみた集積度限界
  2. 256M DRAM－現在予測しうる最大集積度メモリのイメージ
  3. 新たな概念の導入の必要性

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■ 執筆者一覧（敬称略、肩書等は発刊時のものです）
　
■ 監修
中野　隆生三菱電機（株）熊本製作所 所長
赤坂　洋一アプライドマテリアルズジャパン（株）副社長／前 三菱電機（株）LSI研究所LSIプロセス開発第1部 部長
　
■ 執筆者（執筆順）
吉原　務三菱電機（株）LSI研究所LSI設計技術第1部 部長
赤坂　洋一アプライドマテリアルズジャパン（株）副社長／前 三菱電機（株）LSI研究所LSIプロセス開発第1部 部長
山田　通裕三菱電機（株）北伊丹製作所メモリーIC第1部 課長
藤島　一康三菱電機（株）LSI研究所 LSI設計技術第1部第2グループ グループマネージャー
塚本　克博三菱電機（株）LSI研究所 最先端デバイス技術部 部長
松川　隆行三菱電機（株）西条工場ウェハ製造部 次長
小山　浩三菱電機（株）LSI研究所 評価・解析センター センター長
三橋　順一三菱電機（株）LSI研究所 評価・解析センター第2グループ グループマネージャー
多田　哲生三菱電機（株）LSI研究所 LSI設計技術第2部第5グループ グループマネージャー
中川　治三菱電機（株）熊本製作所 アセンブリ技術部アセンブリ技術課 課長

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